order_bg

منتجات

جديد وأصلي XC18V04VQG44C بقعة الأسهم FPGA المجال للبرمجة بوابة صفيف المنطق IC رقاقة الدوائر المتكاملة

وصف قصير:


تفاصيل المنتج

علامات المنتج

سمات المنتج

يكتب وصف
فئة الدوائر المتكاملة (ICs)

ذاكرة

عروض التكوين لـ FPGAs

MFR ايه ام دي زيلينكس
مسلسل -
طَرد صينية
حالة المنتج عفا عليها الزمن
نوع قابل للبرمجة في نظام للبرمجة
حجم الذاكرة 4 ميجا بايت
الجهد – العرض 3 فولت ~ 3.6 فولت
درجة حرارة التشغيل 0 درجة مئوية ~ 70 درجة مئوية
نوع التركيب سطح جبل
الحزمة / القضية 44-TQFP
حزمة جهاز المورد 44-VQFP (10×10)
رقم المنتج الأساسي XC18V04

الوثائق والوسائط

نوع المورد وصلة
جداول البيانات سلسلة XC18V00
المعلومات البيئية شهادة Xiliinx RoHS

شهادة Xilinx REACH211

تقادم PCN/موسوعة الحياة أجهزة متعددة 01/يونيو/2015

جهاز متعدد EOL Rev3 9/مايو/2016

نهاية الحياة 10/يناير/2022

تغيير حالة جزء PCN تم إعادة تنشيط الأجزاء في 25/أبريل/2016
ورقة بيانات HTML سلسلة XC18V00

التصنيفات البيئية والتصديرية

يصف وصف
حالة بنفايات متوافق مع ROHS3
مستوى حساسية الرطوبة (MSL) 3 (168 ساعة)
الوصول إلى الحالة الوصول إلى غير متأثر
ECCN 3A991B1B1
هتسسوس 8542.32.0071

مصادر إضافية

يصف وصف
الحزمة القياسية 160

ذاكرة Xilinx – عروض التكوين لـ FPGAs

تقدم Xilinx سلسلة XC18V00 من PROMs للتكوين القابل للبرمجة داخل النظام (الشكل 1).تتضمن الأجهزة في عائلة 3.3 فولت هذه 4 ميجابت، و2 ميجابت، و1 ميجابت، و512 كيلوبت PROM التي توفر طريقة سهلة الاستخدام وفعالة من حيث التكلفة لإعادة برمجة وتخزين تدفقات بت تكوين Xilinx FPGA.

عندما يكون FPGA في الوضع التسلسلي الرئيسي، فإنه يقوم بإنشاء ساعة تكوين تقوم بتشغيل PROM.بعد وقت وصول قصير بعد تمكين CE وOE، تتوفر البيانات على طرف PROM DATA (D0) المتصل بمنفذ FPGA DIN.تتوفر البيانات الجديدة في وقت وصول قصير بعد كل حافة ساعة مرتفعة.يقوم FPGA بإنشاء العدد المناسب من نبضات الساعة لإكمال التكوين.عندما يكون FPGA في الوضع التسلسلي التابع، يتم تسجيل PROM وFPGA بواسطة ساعة خارجية.

عندما يكون FPGA في وضع Master Select MAP، يقوم FPGA بإنشاء ساعة تكوين تقوم بتشغيل PROM.عندما يكون FPGA في وضع Slave Parallel أو Slave Select MAP، يقوم مذبذب خارجي بإنشاء ساعة التكوين التي تحرك PROM وFPGA.بعد تمكين CE وOE، تتوفر البيانات على دبابيس DATA (D0-D7) الخاصة بـ PROM.تتوفر البيانات الجديدة في وقت وصول قصير بعد كل حافة ساعة مرتفعة.يتم تسجيل البيانات في FPGA على الحافة الصاعدة التالية لـ CCLK.يمكن استخدام مذبذب حر التشغيل في وضعي Slave Parallel أو Slave Select MAP.

يمكن تتالي أجهزة متعددة باستخدام مخرج CEO لقيادة إدخال CE للجهاز التالي.مدخلات الساعة ومخرجات البيانات لجميع PROMs في هذه السلسلة مترابطة.جميع الأجهزة متوافقة ويمكن تتاليها مع أفراد آخرين من العائلة أو مع عائلة PROM التسلسلية القابلة للبرمجة لمرة واحدة XC17V00.


  • سابق:
  • التالي:

  • اكتب رسالتك هنا وأرسلها لنا