جديد وأصلي XC18V04VQG44C بقعة الأسهم FPGA المجال للبرمجة بوابة صفيف المنطق IC رقاقة الدوائر المتكاملة

سمات المنتج

الوثائق والوسائط

التصنيفات البيئية والتصديرية

مصادر إضافية

ذاكرة Xilinx – عروض التكوين لـ FPGAs

تقدم Xilinx سلسلة XC18V00 من PROMs للتكوين القابل للبرمجة داخل النظام (الشكل 1).تتضمن الأجهزة في عائلة 3.3 فولت هذه 4 ميجابت، و2 ميجابت، و1 ميجابت، و512 كيلوبت PROM التي توفر طريقة سهلة الاستخدام وفعالة من حيث التكلفة لإعادة برمجة وتخزين تدفقات بت تكوين Xilinx FPGA.

عندما يكون FPGA في الوضع التسلسلي الرئيسي، فإنه يقوم بإنشاء ساعة تكوين تقوم بتشغيل PROM.بعد وقت وصول قصير بعد تمكين CE وOE، تتوفر البيانات على طرف PROM DATA (D0) المتصل بمنفذ FPGA DIN.تتوفر البيانات الجديدة في وقت وصول قصير بعد كل حافة ساعة مرتفعة.يقوم FPGA بإنشاء العدد المناسب من نبضات الساعة لإكمال التكوين.عندما يكون FPGA في الوضع التسلسلي التابع، يتم تسجيل PROM وFPGA بواسطة ساعة خارجية.

عندما يكون FPGA في وضع Master Select MAP، يقوم FPGA بإنشاء ساعة تكوين تقوم بتشغيل PROM.عندما يكون FPGA في وضع Slave Parallel أو Slave Select MAP، يقوم مذبذب خارجي بإنشاء ساعة التكوين التي تحرك PROM وFPGA.بعد تمكين CE وOE، تتوفر البيانات على دبابيس DATA (D0-D7) الخاصة بـ PROM.تتوفر البيانات الجديدة في وقت وصول قصير بعد كل حافة ساعة مرتفعة.يتم تسجيل البيانات في FPGA على الحافة الصاعدة التالية لـ CCLK.يمكن استخدام مذبذب حر التشغيل في وضعي Slave Parallel أو Slave Select MAP.

يمكن تتالي أجهزة متعددة باستخدام مخرج CEO لقيادة إدخال CE للجهاز التالي.مدخلات الساعة ومخرجات البيانات لجميع PROMs في هذه السلسلة مترابطة.جميع الأجهزة متوافقة ويمكن تتاليها مع أفراد آخرين من العائلة أو مع عائلة PROM التسلسلية القابلة للبرمجة لمرة واحدة XC17V00.